verilog2vhdl adalah sebuah utilitas yang telah dikembangkan untuk mereka yang ingin mengubah desain Verilog yang ada dalam VHDL & nbsp;. The VHDL yang dihasilkan mungkin tidak bekerja seperti itu dan mungkin memerlukan beberapa koreksi manual untuk memastikan VHDL tipe data yang cocok. Hal ini telah dikembangkan di Jawa (1.6.x) untuk membuat platform independen dan dibundel sebagai file executable JAR. Klik di sini untuk men-download gratis penerjemah untuk platform Linux dan klik di sini untuk men-download untuk Windows.
Penggunaan:
verilog2vhdl -dalam simple_and.v-atas simple_and_top -out simple_and.vhd
OR
java jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -dalam simple_and.v-atas simple_and -out output.vhd
Ada switch lain seperti -only_entity untuk membuat hanya entitas correspomding ke atas yang ditentukan. Demikian pula, ada -only_component untuk membuat deklarasi komponen sesuai dengan modul tertentu
Persyaratan :.
- Java 2 Standard Edition Runtime Environment
Komentar tidak ditemukan